Intel подтверждает поддержку AVX-512 процессорами Cannon Lake

Ожидалось, что блоки для обработки целочисленных значений и значений с плавающей запятой с поддержкой 512-бит команд появятся в составе процессоров Intel 14-нм поколения Skylake, сообщает "3Dnews".

Потом стало известно, что в поколении Skylake поддержка AVX-512 будет только в составе серверных процессоров Intel Xeon и ускорителей расчётов Xeon Phi (в 14-нм поколении ускорителей Knights Landing). В составе ускорителей Knights Landing обещана поддержка большего набора расширений AVX-512, чем в случае процессоров Xeon общего назначения. Это объясняется тем, что расширенный набор инструкций AVX-512 нацелен на развитие параллелизма в расчётах, что на данном этапе проще реализовать (и с лучшей отдачей) в ускорителях вычислений.

К слову, ускорители Intel Knights Landing опираются на значительно переделанную архитектуру Atom Silvermont. В конфигурации с 72 ядрами процессоры Knights Landing одновременно могут обрабатывать до 288 потоков и выдавать до 3 терафлопс на операциях с двойной точностью и до 6 терафлопс на операциях с одинарной точностью. Для таких решений поддержка AVX-512 — это то, что доктор прописал. Параллелизм — это их сущность. Поскольку поставки Knights Landing начнутся в текущем квартале, программное обеспечение с реализацией SIMD-инструкций AVX-512 — это вопрос сегодняшнего дня. Поскольку процессоры Skylake-EP за небольшим исключением будут использовать те же наборы AVX-512, что и Knights Landing, к моменту появления на рынке моделей Skylake-EP для новых расширений будет создана серьёзная программная поддержка. Выход Skylake-EP, напомним, ожидается во второй половине 2017 года.

Также во второй половине 2017 года появятся первые 10-нм процессоры компании Intel, с которыми мы сегодня знакомы по кодовому имени Cannon Lake. В свежем документе Intel для программистов авторы сайта ComputerBase.de обнаружили, что клиентские процессоры Cannon Lake также будут поддерживать AVX-512. Как минимум речь идёт о расширениях AVX512IFMA, AVX512VBMI, SHA и UMPI. Всё вместе указывает на то, что в конце 2017 года можно ожидать широкую поддержку AVX-512 со стороны программистов. Для клиентского применения использование AVX-512 будет означать, что обработка массивных мультимедийных данных будет проходить с меньшей нагрузкой на процессор. Точнее, работа с использованием аппаратных ресурсов, совместимых с AVX-512, будет максимально эффективна. На этих задачах потребление снизится, а производительность вырастет.

Добавим, архитектура процессоров AMD Zen, которая в продуктах компании начнёт свою жизнь в конце 2016 года или в начале 2017 года, будет оперировать двумя 256-битными инструкциями AVX за такт. Для этого каждое ядро Zen получит по два 256-битных FMAC (fused multiply — add capability). На практике подобная архитектура позволит за один такт выполнять одну 512-битную инструкцию. Как это реализовано у процессоров Intel Cannon Lake, мы пока сказать не можем.

Читайте Comments.ua в Google News